[数码讨论]国产EDA迎来关键进展：北大团队成功研发适配华为韬定律“真3D”EDA工具原型 [复制链接]

【太平洋科技快讯】5月25日，华为董事、半导体业务部总裁何庭波在2026国际电路与系统研讨会上正式发布“韬(τ)定律”(关于韬定律具体信息可查看此前太平洋科技的报道内容：)。

图片来源：新华社

何庭波透露，2019年华为已内部成立数万人规模的“莫邪”工作小组 ，历经七年攻坚，基于韬定律已完成381款芯片的设计与量产。该定律跳出传统制程维度，从时间维度优化计算效率，通过逻辑折叠重构信息路径，实现性能与密度的跨越式提升。

何庭波表示，韬定律开辟了后摩尔时代全新路径，未来5–10年华为将持续沿此方向推进，保持技术加速度。

5月26日，北京大学集成电路学院宣布，面向韬定律逻辑折叠需求研发的“真3D”EDA工具原型取得关键突破。该工具支持完整三维空间协同优化，支持跨die逻辑自由分配与联合热优化，可覆盖千万级实例设计。

与传统的die-to-die堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就把同一模块内部的逻辑细化到标准单元级，采用标准单元级垂直分布与微米/亚微米级face-to-face混合键合在垂直方向直接打通关键路径，可大幅缩短互连路径、提升系统效率。

这一设计范式对EDA工具提出了新的要求。与传统“赝3D”相比，北大“真3D”EDA实现：线长平均缩减约30%；WNS改善约6%，TNS改善约12%；峰值温度降低3%以上。目前工具已完成工业级设计验证，后续将扩展至多die堆叠与异构集成场景，补齐3D芯片设计关键环节。

华为“韬定律”+北大“真3D EDA”：后摩尔时代中国半导体破局
5月25-26日，中国半导体接连抛出两大里程碑：华为发布“韬（τ）定律”，给出后摩尔时代芯片演进新范式；北大发布“真3D EDA工具原型”，为韬定律核心的“逻辑折叠”提供关键设计工具支撑，标志中国在半导体基础理论与核心工具链实现双重突破。


一、华为“韬定律”：从“缩尺寸”到“缩时间”
1. 发布背景：摩尔定律走到尽头
摩尔定律（1965年）靠缩小晶体管尺寸（几何缩微）提升性能，如今遭遇双重极限：
- 物理墙：3nm以下量子隧穿效应导致漏电，晶体管失效；
- 经济墙：3nm产线投资超200亿美元，仅2-3家厂商能负担。
叠加华为长期受制裁，无法获取先进制程与EDA工具，被迫探索新路径。

2. 核心定义：时间缩微替代几何缩微
“韬（τ）”取自物理学时间常数，核心逻辑：
> 不追求晶体管更小，而追求信号传播更快，通过逻辑折叠重构信息路径，系统性降低信号时延（τ），实现性能与密度跨越式提升。

3. 七年攻坚：“莫邪”团队与381款芯片
- 2019年成立数万人规模“莫邪”工作组，历时七年技术攻关；
- 基于韬定律已完成381款芯片设计与量产，覆盖手机、服务器、IoT等场景；
- 2026年秋季麒麟芯片将首次商用逻辑折叠技术，性能对标1.4nm制程。

4. 关键技术：逻辑折叠（真3D vs 传统Chiplet）
- 传统Chiplet（赝3D）：模块拆分到多芯粒堆叠，粗粒度互连，路径仍长；
- 华为逻辑折叠（真3D）：设计阶段将模块细化到标准单元级，垂直方向用微米/亚微米级混合键合直接打通关键路径，线长缩短30%+，密度与性能翻倍。


二、北大“真3D EDA”：逻辑折叠的核心工具
1. 突破意义：填补3D芯片设计空白
逻辑折叠需全三维空间协同优化，传统2D EDA工具完全失效。北大集成电路学院5月26日宣布：面向韬定律的真3D EDA工具原型取得关键突破，支持千万级实例设计，覆盖跨die逻辑分配与联合热优化。

2. 性能数据：全面领先传统工具
对比“赝3D”工具，真3D EDA实现：
- 线长平均缩减30%；
- 时序（WNS）改善6%，总时序（TNS）改善12%；
- 峰值温度降低3%+，解决3D堆叠散热难题。

3. 应用进展：已完成工业级验证
工具已通过华为等企业工业设计验证，后续将扩展至多die堆叠与异构集成，补齐3D芯片设计最后一块短板，为韬定律大规模产业化铺路。


三、产业影响：中国半导体换道超车
1. 技术路径：摆脱EUV依赖
韬定律+真3D EDA，让14nm/28nm成熟制程通过架构创新，达到7nm/3nm先进制程性能，绕开EUV光刻机封锁，保障供应链安全。

2. 产业链重构：EDA、代工、设备全面受益
- EDA：从2D转向3D，国产EDA（华大九天、芯愿景）迎来替代窗口期；
- 晶圆代工：中芯国际等14nm产能价值重估，需求爆发；
- 设备：混合键合、TSV打孔、CMP等设备需求激增，国产设备商（北方华创、中微公司）迎来机遇。

3. 全球格局：中国首次提出产业级定律
韬定律是中国半导体首次提出指导全球产业发展的基础理论，打破欧美60年技术垄断。何庭波明确：未来5-10年持续沿韬定律推进，2031年高端芯片密度将达1.4nm水平。


四、总结：从追赶者到引领者
华为韬定律+北大真3D EDA，构成“理论+工具”完整闭环，标志中国半导体从“技术追赶”转向“范式引领”。在摩尔定律终结、全球算力需求爆发的节点，这一突破不仅解决“卡脖子”难题，更将重塑全球半导体产业格局。

国产EDA关键进展：北大团队研发适配华为“韬定律”的“真3D”EDA工具原型
2026年5月，华为公布以逻辑折叠技术为核心的“韬（τ）定律”芯片设计方案后，北京大学集成电路学院同步官宣，在适配该技术的“真3D（true-3D）”EDA工具方向取得关键进展，成功研发出新一代3D芯片物理设计工具原型，填补了支撑逻辑折叠技术的EDA工具空白
。

一、技术背景：华为“韬定律”与逻辑折叠技术
华为“韬定律”提出以时间缩微替代几何缩微，通过逻辑折叠技术提升晶体管密度：在设计阶段将同一模块内部的逻辑细化到标准单元级，分布到垂直堆叠的多层晶圆上，再通过微米/亚微米级face-to-face混合键合，在垂直方向直接打通关键路径。这一设计范式突破了传统2D平面芯片的性能瓶颈，但对EDA工具提出了全新要求——传统2D设计流程或“赝3D（pseudo-3D）”流程（模块被“钉死”到单片die，逐片用2D工具实现），已无法发挥逻辑折叠的性能潜力
。

二、北大“真3D”EDA工具的核心突破
北大团队研发的“真3D”EDA工具，以完整三维空间为优化对象，支持三维芯片的全流程设计与验证，核心突破体现在：

设计范式革新：
划分粒度更细：支持模块内标准单元自由分布到不同die，设计空间远大于“赝3D”以模块为最小单位的划分方式；
优化框架统一：将跨die线长、混合键合端子数量、垂直热路径纳入统一的可微优化框架，实现标准单元在三维空间的协同放置，而非预先固定到单片die
。
技术性能领先：
工具覆盖布局规划、布局两个核心阶段，通过GPU加速支持千万级实例规模，已在开源工业级设计上完成验证（实例规模从100万覆盖到2470万）；
相比主流“赝3D”设计流程，物理实现指标提升显著：平均线长缩减30%、最坏负时序（WNS）改善6%、总负时序（TNS）改善12%；热感知优化后，峰值温度平均下降3%以上，且线长几乎无损
。
未来规划： 团队已研发真3D时序分析、布局规划、布局等核心引擎，未来将扩展至多die堆叠、复杂3D集成场景，研究异构工艺节点下的真3D设计方法学，建立快速PPA（性能、功耗、面积）评估与协同优化能力
。
三、行业意义：加速半导体自主可控进程
此次突破是国产EDA与芯片技术协同发展的标志性事件：

华为“韬定律”解决了先进芯片的设计架构难题，北大“真3D”EDA工具则填补了设计自动化的关键空白，两者形成“架构+工具”的协同突破；
逻辑折叠技术结合真3D EDA工具，有望推动国产芯片在性能、功耗上实现跨越式提升，加速半导体产业链的自主可控进程